本帖最后由 five0220 于 2011-10-12 10:14 编辑
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发表于 2011-10-11 13:56 时钟信号是先高后低的,能解释通吗看下图 q; X$ v, Z3 `# `+ P
ISL6262是电源芯片,你发个图片是这个IC的内部本身工作信号时序 ,这个是先有VCORE电压出来,然后IC内部就会把CLK_EN#信号拉低(初使是输出高电平)为什么先高后低??, 原因很简单,因为时钟开启信号是需要高电平才能开启,需要一个电平转换,那样怎么做,那就用到普通的NMOS管,G极输入低,那么D-S就不能导通,那么D原始什么状态就是什么状态。(你仔细对照图纸看下就明白了)到这里就差不多了,如果要详细一点的话(有人会说了,我输出高电平不也能控制时钟开启 ,对,多加一个NMOS 或NPN的三极管也可以啊,这就是时序(具体影响就不说了,维修米用,知道就行)问题了,加了东西会DELAY 时钟开启的时间了,管子控制两次,明白了不,需要时间。这样做的需要电平转换两次(正规做法时钟开启信号要比CPU电源好信号要提前5-10ms) |